DRAMとは？仕組み・種類（DDR/LPDDR/GDDR/HBM）と性能・信頼性（Row Hammer対策）を徹底解説

DRAMとは — 概要

DRAM（Dynamic Random-Access Memory、動的ランダムアクセスメモリ）は、コンピュータやモバイル機器、サーバーなどで主記憶（メインメモリ）として広く使われている揮発性メモリの一種です。読み書きはランダムアクセスで行えますが、保存されている情報はコンデンサに蓄えられる電荷で表されるため、時間とともに漏れ出してしまい定期的な「リフレッシュ（再書込）」が必要になります。DRAMの基本構造や動作原理、世代（DDR系、LPDDR、GDDR、HBMなど）、性能指標と設計上の注意点、そして近年問題となっている信頼性課題（例：Row Hammer）まで、詳しく解説します。

基本構造と動作原理

標準的なDRAMセルは「1トランジスタ＋1コンデンサ（1T1C）」で構成されます。コンデンサに電荷があれば「1」、無ければ「0」として扱います。トランジスタは行（word line）による選択でスイッチとして働き、列（bit line）を介して読み書きが行われます。

• 読み出し：選択された行のトランジスタがオンになり、コンデンサの電荷がビット線に結合され、感度の高い読み出し回路（sense amplifier）で電圧が増幅される。読み出しは破壊的な場合が多く、読み出し後にセルを書き戻す（リフレッシュに相当）必要がある。
• 書き込み：ビット線に目的の電圧を与え、トランジスタ経由でコンデンサに電荷を蓄える。
• リフレッシュ：コンデンサの電荷は自然放電するため、全セルを定期的に再書き込み（リフレッシュ）してデータを保持する。一般的に数十ミリ秒ごと（代表例として64ms程度）が目安で、温度上昇で必要リフレッシュ頻度は増える。

メモリ組織：バンク、行・列、チャネル、ランク

DRAMチップやモジュールは性能向上・並列化のためにいくつかの単位で分割されています。

• 行（Row）／列（Column）：メモリ空間の基本。行を開いてから同じ行内の複数の列にアクセスする方が効率が良い。
• バンク（Bank）：独立してアクセスできるサブアレイ。複数バンクを持つことで並列性を確保する。
• ランク（Rank）：DIMM上で同時にアクセスできる同一幅のチップ群。シングルランク／デュアルランクなど。
• チャネル（Channel）：メモリコントローラとDIMM間の独立したデータパス。チャネル数を増やすと帯域幅が増える。

性能指標：帯域幅とレイテンシ

DRAMの代表的な性能指標は帯域幅（スループット）とレイテンシ（応答時間）です。

• データレート（MT/s）と帯域幅：DDR（Double Data Rate）系ではクロックの立ち上がり／立ち下がりでデータを転送するためデータレートは実効転送数で表されます。例：DDR4-3200は3200MT/s。64ビット（8バイト）幅のチャネルなら、帯域幅 = 3200MT/s × 8バイト = 25.6GB/s。
• CASレイテンシ（CL）などのタイミング：CL, tRCD, tRP, tRAS 等はクロックサイクル数で表されます。時間（ns）に直すにはクロック周波数（実クロック = データレート/2）で割ります。例：DDR4-3200（実クロック1600MHz）のCL16は 16 / 1600MHz = 10ns。
• ランダムアクセスと順次アクセスの特性：同一行内の連続アクセス（ページヒット）は高速だが、行切り替え（ページミス）はペナルティが大きい。

主な種類と用途

用途別に最適化されたDRAMのバリエーションがあります。

• SDRAM → DDR系列：SDRAMが世代を経てDDR、DDR2、DDR3、DDR4、DDR5へと進化。データレートと電力効率、内部アーキテクチャが改善されている。DDR5ではオンチップECCやDIMM内での2つのサブチャネル化などの機能が追加されている。
• LPDDR（Low Power DDR）：モバイル機器向けに低消費電力化・省電力モードを強化した仕様。LPDDR4/LPDDR5はモバイルSoCで広く採用。
• GDDR（Graphics DDR）：GDDR5/6などは高クロック・高帯域向けに最適化され、GPUで使われる。
• HBM（High Bandwidth Memory）：3D積層＋TSV（スルーシリコンビア）により、非常に広いインターフェース（数千ビット）で高帯域・低消費電力を実現。GPUやAIアクセラレータで採用。
• eDRAM：SoC内やパッケージ内に統合されたDRAM。SRAMに比べ容量効率が良く、オンチップ近接配置でキャッシュや高速バッファに使われる。

信頼性とエラー対策

DRAMは物理的なノイズやプロセスばらつき、そして外的な現象によりビットエラーが発生します。サーバーや重要システムではエラー検出・訂正（ECC）が不可欠です。

• ECC（例：SECDED）：シングルビット訂正・ダブルビット検出が代表的。DIMMレベルのECC（ECC-DIMM）やメモリコントローラでのサポートがある。
• オンチップECC：近年のDRAMチップ（例：DDR5の一部）やHBMでは、チップ内部での検出・訂正機能を持つことが一般的になりつつある。ただしオンチップECCは必ずしもシステム全体のECC（DIMM→メモリコントローラ）に代わるものではない。
• Row Hammer：ある行を短時間に多数回アクティベートすると、隣接行のビットが反転する現象。2014年頃に実験的に報告され、以降ソフトウェア攻撃（メモリ改変）手法として注目された。対策にはTRR（Target Row Refresh）、PARA（Probabilistic Adjacent Row Activation）、増強ECC、リフレッシュ頻度の調整などがある。
• 可変保持時間（Variable Retention Time, VRT）：同一セルでも保持時間が変動する現象があり、リフレッシュ管理の難易度を上げる。

設計上の考慮点（メモリコントローラ、インタリーブ等）

システム設計者はDRAMの特性を踏まえてメモリサブシステムを最適化します。

• メモリコントローラはリクエストスケジューリング（FR-FCFS等）や行バッファ利用を調整してレイテンシと帯域を最適化する。
• インタリーブ（アドレスを跨いでデータを分散）により、複数チャネル／バンクを平行利用して帯域を稼ぐ。
• NUMAや複数チャンネル設計では、スループットだけでなくメモリアクセスの局所性を考えた配置が重要。
• 低電力モード（self-refresh, power-down, partial array self-refresh）や温度依存のリフレッシュ管理も重要な設計要素。

製造とスケーリングの課題

DRAMは微細化により容量あたりコストは下がる一方、コンデンサの電荷保持が難しくなり、リークやばらつき、リフレッシュ負荷が増大します。3D積層（HBM）や高κ材料、トレンチ／縦型コンデンサなどの技術で対応していますが、限界が近づいているとの指摘もあります。これが新しいメモリ技術（MRAM、ReRAM、FRAM、Storage Class Memory等）研究の背景です。

実用例と最新動向

• サーバー：高容量・高信頼性のためECC搭載のDDR4/DDR5や、将来的にはさらに大容量のHBMやCXLメモリの採用増加。
• モバイル：低消費電力のLPDDR（LPDDR4/5）採用でバッテリ寿命を確保。
• AI/高性能計算：巨大な帯域幅が必要なためHBMやGDDRの利用、あるいはメモリ階層の見直し（HBM＋DDRなどの混成）を行う。
• DDR5の普及：オンチップECC、チャネル分割、さらに高いデータレートが特徴で、サーバーやPC向けに普及が進んでいる。

トラブルと運用上のポイント

システム構築者向けの注意点：

• 適切なECC運用：サーバー用途ではECC無効はリスクが高い。
• 温度管理：高温でのリフレッシュ負荷増と信頼性低下に注意。
• ファームウェアアップデート：Row Hammerや新しい不具合に対するメモリコントローラ/BIOSの対策が提供されることがあるため定期的な更新を推奨。
• ベンチマーク設計：帯域とレイテンシはワークロード依存なので、実環境に近い負荷で評価する。

まとめと将来展望

DRAMはコンピュータの性能に直結する基幹部品であり、容量・帯域・消費電力・信頼性のトレードオフの中で進化してきました。近年はDDR世代の高速化だけでなく、HBMのような3D積層、オンチップECCの導入、そしてメモリとCPUの接続方式（例：CXL）といった変化が起きています。一方で微細化に伴う物理的限界やRow Hammerのような安全性問題も顕在化しており、ソフトウェア・ハードウェアの両面での対策が求められます。将来的にはDRAMと新しい不揮発性メモリの混在や、パッケージ内でのメモリ階層再設計がますます重要になるでしょう。

参考文献

• Dynamic random-access memory — Wikipedia
• Intel 1103 — Intel Museum (history of early DRAM)
• JEDEC — The Solid State Technology Association (DRAM/DDR standards)
• What is DRAM? — Micron Technology (DRAMの基礎解説)
• Yoongu Kim et al., "Flipping Bits in Memory Without Accessing Them: An Experimental Study of DRAM Disturbance Errors" (2014) — Rowhammerの実験的研究（USENIX/FAST）
• Micron: What is DDR5? — DDR5の主な技術/特徴（オンチップECCなど）